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TU Berlin

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Erweitertes Hyperblock-Scheduling für VLIW-Prozessoren
Citation key tetzlaff08erweitertes1
Author Dirk Tetzlaff
Title of Book GI Informatiktage 2008
Year 2008
ISBN 978-3-88579-440-0
Month Mar
Note Erstellt für die Informatiktage 2008 der GI in Bonn
Abstract Neu entstehende Prozessor-Architekturen werden stetig komplexer, um Programme effizienter abarbeiten zu können, und erfordern somit immer ausgefeiltere Strategien bei der Übersetzung von Programmen. Dies gilt insbesondere für VLIW-Prozessoren (Very Long Instruction Word) mit parallel arbeitenden Funktionseinheiten, die in letzter Zeit wieder verstärkt Anwendung finden. Bei diesen Prozessoren ist der Compiler für die Effizienz des erzeugten Maschinencodes verantwortlich, denn er entscheidet bei der Ubersetzung, welche Befehle parallelisierbar sind. Dafür muss er vorhersagen, wie sich das Programm zur Laufzeit verhält. Obwohl diese Herausforderung seit langem bekannt ist, erzeugen auch aktuelle Compiler immer noch keinen effizienten Maschinencode. Experimente mit den bekannten SPEC CPU2006 Benchmarks auf Intels Itanium Prozessor zeigen, dass bestenfalls zwei Befehle pro Takt ausgeführt werden. Hauptursache ist die geringe Auswahl an Befehlen, die der Scheduler zur Verfügung hat, da die Grundblöcke der Zwischendarstellung ohne weitere Optimierung im Durchschnitt nur 9 Befehle enthalten. Bei steuerflussdominierten Programmen können schwer vorhersagbare Verzweigungen auch zu vielen Branch Mispredictions führen, weshalb die Pipelines dieser Prozessoren die Arbeit dann unterbrechen müssen (engl.: stall). In meiner Diplomarbeit habe ich ein Verfahren entwickelt, um eine höhere Auslastung der Funktionseinheiten von VLIW-Prozessoren zu erreichen und somit eine effizientere Abarbeitung der Befehle zu ermöglichen. Ich habe das Verfahren implementiert und konnte anhand von Experimenten mit den SPEC CPU2006 Benchmarks zeigen, dass durch mein Verfahren die Laufzeit der Programme deutlich verkürzt wird.
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